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9.5 KiB
C++
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9.5 KiB
C++
/*
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* Interactive disassembler (IDA).
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* Version 3.05
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* Copyright (c) 1990-95 by Ilfak Guilfanov.
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* ALL RIGHTS RESERVED.
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* FIDO: 2:5020/209
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* E-mail: ig@estar.msk.su
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*/
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#include "m65.hpp"
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const instruc_t Instructions[] =
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{
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{ "", 0 },
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{ "ADC", CF_USE1 }, // A <- (A) + M + C
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{ "ANC", CF_USE1 }, // A <- A /\ M, C <- ~A7
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{ "AND", CF_USE1 }, // A <- (A) /\ M
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{ "ANE", CF_USE1 }, // M <-[(A)\/$EE] /\ (X)/\(M)
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{ "ARR", CF_USE1 }, // A <- [(A /\ M) >> 1]
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{ "ASL", CF_CHG1 }, // C <- A7, A <- (A) << 1
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{ "ASR", CF_USE1 }, // A <- [(A /\ M) >> 1]
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{ "BCC", CF_USE1 }, // if C=0, PC = PC + offset
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{ "BCS", CF_USE1 }, // if C=1, PC = PC + offset
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{ "BEQ", CF_USE1 }, // if Z=1, PC = PC + offset
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{ "BIT", CF_USE1 }, // Z <- ~(A /\ M) N<-M7 V<-M6
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{ "BMI", CF_USE1 }, // if N=1, PC = PC + offset
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{ "BNE", CF_USE1 }, // if Z=0, PC = PC + offset
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{ "BPL", CF_USE1 }, // if N=0, PC = PC + offset
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{ "BRK", CF_STOP }, // Stack <- PC, PC <- ($fffe)
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{ "BVC", CF_USE1 }, // if V=0, PC = PC + offset
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{ "BVS", CF_USE1 }, // if V=1, PC = PC + offset
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{ "CLC", 0 }, // C <- 0
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{ "CLD", 0 }, // D <- 0
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{ "CLI", 0 }, // I <- 0
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{ "CLV", 0 }, // V <- 0
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{ "CMP", CF_USE1 }, // (A - M) -> NZC
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{ "CPX", CF_USE1 }, // (X - M) -> NZC
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{ "CPY", CF_USE1 }, // (Y - M) -> NZC
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{ "DCP", CF_USE1|CF_CHG1 }, // M <- (M)-1, (A-M) -> NZC
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{ "DEC", CF_USE1|CF_CHG1 }, // M <- (M) - 1
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{ "DEX", 0 }, // X <- (X) - 1
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{ "DEY", 0 }, // Y <- (Y) - 1
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{ "EOR", CF_USE1 }, // A <- (A) \-/ M
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{ "INC", CF_USE1|CF_CHG1 }, // M <- (M) + 1
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{ "INX", 0 }, // X <- (X) +1
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{ "INY", 0 }, // Y <- (Y) + 1
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{ "ISB", CF_USE1|CF_CHG1 }, // M <- (M) - 1,A <- (A)-M-~C
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{ "JMP", CF_USE1|CF_STOP }, // PC <- Address
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{ "JMP", CF_USE1|CF_JUMP|CF_STOP }, // PC <- (Address)
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{ "JSR", CF_USE1|CF_CALL }, // Stack <- PC, PC <- Address
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{ "LAE", CF_USE1 }, // X,S,A <- (S /\ M)
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{ "LAX", CF_USE1 }, // A <- M, X <- M
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{ "LDA", CF_USE1 }, // A <- M
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{ "LDX", CF_USE1 }, // X <- M
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{ "LDY", CF_USE1 }, // Y <- M
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{ "LSR", CF_CHG1 }, // C <- A0, A <- (A) >> 1
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{ "LXA", CF_USE1 }, // X04 <- (X04) /\ M04, A04 <- (A04) /\ M04
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{ "NOP", 0 }, // [no operation]
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{ "ORA", CF_USE1 }, // A <- (A) V M
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{ "PHA", 0 }, // Stack <- (A)
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{ "PHP", 0 }, // Stack <- (P)
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{ "PLA", 0 }, // A <- (Stack)
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{ "PLP", 0 }, // A <- (Stack)
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{ "RLA", CF_USE1|CF_CHG1 }, // M <- (M << 1) /\ (A)
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{ "ROL", CF_CHG1 }, // C <- A7 & A <- A << 1 + C
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{ "ROR", CF_CHG1 }, // C<-A0 & A<- (A7=C + A>>1)
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{ "RRA", CF_USE1|CF_CHG1 }, // M <- (M >> 1) + (A) + C
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{ "RTI", CF_STOP }, // P <- (Stack), PC <-(Stack)
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{ "RTS", CF_STOP }, // PC <- (Stack)
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{ "SAX", CF_CHG1 }, // M <- (A) /\ (X)
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{ "SBC", CF_USE1 }, // A <- (A) - M - ~C
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{ "SBX", CF_USE1 }, // X <- (X)/\(A) - M
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{ "SEC", 0 }, // C <- 1
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{ "SED", 0 }, // D <- 1
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{ "SEI", 0 }, // I <- 1
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{ "SHA", CF_CHG1 }, // M <- (A) /\ (X) /\ (PCH+1)
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{ "SHS", CF_CHG1 }, // X <- (A) /\ (X), S <- (X), M <- (X) /\ (PCH+1)
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{ "SHX", CF_CHG1 }, // M <- (X) /\ (PCH+1)
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{ "SHY", CF_CHG1 }, // M <- (Y) /\ (PCH+1)
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{ "SLO", CF_USE1|CF_CHG1 }, // M <- (M >> 1) + A + C
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{ "SRE", CF_USE1|CF_CHG1 }, // M <- (M >> 1) \-/ A
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{ "STA", CF_CHG1 }, // M <- (A)
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{ "STX", CF_CHG1 }, // M <- (X)
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{ "STY", CF_CHG1 }, // M <- (Y)
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{ "TAX", 0 }, // X <- (A)
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{ "TAY", 0 }, // Y <- (A)
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{ "TSX", 0 }, // X <- (S)
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{ "TXA", 0 }, // A <- (X)
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{ "TXS", 0 }, // S <- (X)
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{ "TYA", 0 }, // A <- (Y)
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// CMOS instructions
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{ "BBR0", CF_USE1|CF_USE2 }, // Branch if bit 0 reset
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{ "BBR1", CF_USE1|CF_USE2 }, // Branch if bit 1 reset
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{ "BBR2", CF_USE1|CF_USE2 }, // Branch if bit 2 reset
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{ "BBR3", CF_USE1|CF_USE2 }, // Branch if bit 3 reset
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|
{ "BBR4", CF_USE1|CF_USE2 }, // Branch if bit 4 reset
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|
{ "BBR5", CF_USE1|CF_USE2 }, // Branch if bit 5 reset
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|
{ "BBR6", CF_USE1|CF_USE2 }, // Branch if bit 6 reset
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{ "BBR7", CF_USE1|CF_USE2 }, // Branch if bit 7 reset
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{ "BBS0", CF_USE1|CF_USE2 }, // Branch if bit 0 set
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{ "BBS1", CF_USE1|CF_USE2 }, // Branch if bit 1 set
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{ "BBS2", CF_USE1|CF_USE2 }, // Branch if bit 2 set
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{ "BBS3", CF_USE1|CF_USE2 }, // Branch if bit 3 set
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{ "BBS4", CF_USE1|CF_USE2 }, // Branch if bit 4 set
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{ "BBS5", CF_USE1|CF_USE2 }, // Branch if bit 5 set
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{ "BBS6", CF_USE1|CF_USE2 }, // Branch if bit 6 set
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{ "BBS7", CF_USE1|CF_USE2 }, // Branch if bit 7 set
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{ "RMB0", CF_CHG1 }, // Reset memory bit 0
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{ "RMB1", CF_CHG1 }, // Reset memory bit 1
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{ "RMB2", CF_CHG1 }, // Reset memory bit 2
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{ "RMB3", CF_CHG1 }, // Reset memory bit 3
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{ "RMB4", CF_CHG1 }, // Reset memory bit 4
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{ "RMB5", CF_CHG1 }, // Reset memory bit 5
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{ "RMB6", CF_CHG1 }, // Reset memory bit 6
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{ "RMB7", CF_CHG1 }, // Reset memory bit 7
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{ "SMB0", CF_CHG1 }, // Set memory bit 0
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{ "SMB1", CF_CHG1 }, // Set memory bit 1
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{ "SMB2", CF_CHG1 }, // Set memory bit 2
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{ "SMB3", CF_CHG1 }, // Set memory bit 3
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{ "SMB4", CF_CHG1 }, // Set memory bit 4
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{ "SMB5", CF_CHG1 }, // Set memory bit 5
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{ "SMB6", CF_CHG1 }, // Set memory bit 6
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{ "SMB7", CF_CHG1 }, // Set memory bit 7
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{ "STZ", CF_CHG1 }, // Store zero
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{ "TSB", CF_USE1|CF_CHG1 }, // Test and set bits
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{ "TRB", CF_USE1|CF_CHG1 }, // Test and reset bits
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{ "PHY", 0 }, // Push Y register
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{ "PLY", 0 }, // Pull Y register
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{ "PHX", 0 }, // Push X register
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{ "PLX", 0 }, // Pull X register
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{ "BRA", CF_USE1|CF_STOP }, // Branch always
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{ "WAI", 0 }, // Wait for interrupt
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{ "STP", CF_STOP }, // Stop processor
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};
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CASSERT(qnumber(Instructions) == M65_last);
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